luni, 21 februarie 2011

Cerc "Aplicatii MCU/Sisteme Electronice Dedicate"

AVIZ!
Dacă eşti ingenios,  ager  şi extrem de inventiv!
Facultatea Calculatoare, Informatică şi Microelectronică,
Catedra Microelectronică şi Dispozotive Semiconductoare

ORGANIZEAZĂ

CERCUL STUDENŢESC
“ Aplicaţii cu Microcontrollere / Sisteme Electronice Dedicate”

     La cerc vor fi prezentate aplicaţii din următoarele domenii: electronică, circuite programabile şi sisteme electronice dedicate. Participanţii vor avea posibilitatea de a se încadra în echipe corespunzătoare nivelelor  de specializare.
   Studenţii participanţi vor putea încerca propriile forţe şi cunoştinţe în cadrul întrunirilor săptămînale, pe parcursul cărora vor evalua şi vor implimenta noile sale idei .
Sunt invitaţi toţi doritorii!
Înscrierea la cerc se poate face  la Catedra de Microelectronică şi Dispozitive  Semiconductoare pe adresa: str. Studenţilor  9/7, corpul 3 de studii, biroul 3-419.

 De asemenea înregistrarea la proiect, se poate face pe parcursul  seminarelor organizate în cadrul cercului, în zilele de luni şi joi, săptămînal, la orele 14:30. Locul desfăşurării seminarelor sunt unul din auditoriile 414, 412 sau 403.

Informaţii suplimentare le puteţi primi pe adesele e-mail:
a.bragarenco@gmail.com
http://mcu-labs.blogspot.com/

joi, 17 februarie 2011

Anunt


AVIZ!
Facultatea Calculatoare, Informatică şi Microelectronică
Catedra Microelectronică şi Dispozotive Semiconductoare
Centrul Internaţional „Ingineria Sistemelor Microelectronice şi Dispozitive Biomedicale”
Asociaţia Absolvenţilor în Microelectronică


CONCURS STUDENŢESC
“ INGINERIA SISTEMELOR MICROELECTRONICE – SERGIU RADAUŢAN”

La concurs pot fi prezentate aplicaţii din următoarele domenii: electronică, circuite programabile, dispozitive semiconductoare.
     Echipele participante vor fi formate din 2-4 studenţi.
     Concursul va avea loc 21 mai 2011.
     Cele mai bune lucrări vor fi premiate.

Participanţii la concurs se pot înscrie pînă la 10 aprilie 2011 la  Catedra de Microelectronică şi Dispozitive  Semiconductoare pe adresa: str. Studenţilor  9/7, corpul 3 de studii, biroul 3-419.

    Informaţii suplimentare - la adesele e-mail:
sontea@mail.utm.md
a.bragarenco@gmail.com

vineri, 11 februarie 2011

Cuprins



Curs Proiectare în VerilogHDL.

Cap.I. Importanţa Verilog :
    Proiectarea până la Verilog,
    Soluţii cu VerilogHDL
Cap.II. Sisteme şi reprezentarea lor în Verilog
    Anatomia sistemelor
    Structura modulului
    Tipuri de construcţii a modului
Cap.III. Semnale
    Introducere în semnale
    Semnale în Verilog
    Semnale Externe
Cap.IV. Structura sistemelor
    Primitive Verilog
    Primitive definite de utilizator
    Instanţe de modul
Cap.V. Specificaţii cu transformări cu semnale
    Expresii
    Operatori
    Atribuirea continuă
Cap.VI.  Abordarea comportamentală
    Variabile şi parametri
    Bazele comportamentale
    Structuri complexe
    Control comportamental avansat
Cap.VII.  Trecând la ingineria reală
    Task-uri şi funcţii,
    Sinteza logică – principii,
    Sinteza logică – tehnici

joi, 10 februarie 2011

Capitolul VII

    Trecerea la ingineria reală.

7.1    Noţiuni generale.

Până acum am învăţat cum să specificăm un sistem în Verilog, şi deci e timpul să discutăm despre sinteza lor.
Vom învăţa deci cum să specificăm un sistem ca el se poată sintetiza de instrumentele de sinteză in mod automat.
Înainte de a pleca mai departe trebuie să înţelegem subrutinele task şi function. Ele au careva asemănări şi deosebiri pe care le vom precăuta în secţiunea 2, şi vom precăuta unele predefinite dintre ele.
În secţiunea 3 vom da noţiuni despre sinteza specificărilor Verilog. Deoarece nu toate construcţiile Verilog se pot sintetiza, vom precăuta metode şi stiluri de organizare a codului pentru o implementare mai efectivă.
În secţiunea 4 vom da descriere mai amănuntă sintezei şi vom analiza sinteza automatelor finite.

Capitolul VI

Abordarea comportamentală.

 6.1  Noţiuni generale.
Specificarea sistemelor în stil structural şi flux de date sunt foarte utile, însă se utilizează mai mult sau mai puţin la nivelele inferioare de descriere a limbajului. Valoarea reală a limbajelor HDL de nivel înalt aşa ca Verilog HDL este în posibilitatea lor de a descrie funcţionalitatea sistemului.
În acest capitol vom discuta despre descrierea comportamentală a sistemelor digitale utilizând mijloacele oferite de sintaxa Verilog.
Înainte de a intra în detalii, trebuie de avut în vedere câteva lucruri. Aşa cum nu pot exista specificaţii de flux de date fără fire (net), nu există specificaţii comportamentale fără registre.
Specificaţiile comportamentale au mult comun cu fluxul de date, pentru că sunt de asemenea bazate pe atribuiri. Însă atribuirile, în specificaţiile comportamentale, au o altă sintaxă şi sunt cuprinse în blocuri comportamentale.
Multe declaraţii funcţionale aşa ca cele condiţionale şi de selecţie sau cicluri precăutate aici sunt similare cu cele din limbajul C.

Capitolul V


 Specificaţii cu transformări de semnale.
5.1  Noţiuni generale. 
Specificarea sistemelor în formă structurală ne aminteşte de schemotehnica în mod textual. Puterea Verilog, însă  este în aceia că permite o specificare mai flexibilă decât cea schemotehnică. De exemplu, în locul componentelor interconectate, putem specifica un sistem ca un set de relaţii între intrările şi ieşirile lui. Acest tip de specificaţii se numesc specificaţii prin flux de date.
Mai întâi de toate, dacă vorbim despre relaţii, avem nevoie de expresiile care le formează. În secţiunea 2 vom introduce concepţiile de bază a expresiilor şi vom descrie operanzii utilizaţi în expresii. Un important tip de operanzi sunt numerele constante, pe care le vom reprezenta tot aici.
În afară de operanzi în expresii se utilizează şi operatorii Verilog oferă o set de operatori pentru diferite tipuri de operanzi şi diferite aplicaţii. Îi vom descrie în secţiunea 3.
În fina, fiecare expresie va fi atribuită unui semnal. În specificaţiile prin flux de date se utilizează aşa numitele atribuiri continue, care sunt destul de intuitive, aşa cum vom vedea în secţiunea 4. Pentru ca o specificare să semene complet cu operaţiile dintr-un circuit real, vom avea nevoie să specificăm reţinerile pentru fiecare atribuire. Le vom precăuta în secţiunea 4.

Capitolul IV

 Sistemul


4.1    Noţiuni generale

Ştim de acum cum să specificăm interfaţa unui modul. Dar cum se specifică corpul lui?
Cea mai simplă cale pentru a descrie un sistem este de a ne referi la el ca la o strucutură cu un set de componente interconectate. Aici vom învăţa cum să specificăm modele mai complexe.
Vom începe cu descrierea unui modul utilizând cele mai simple componente – primitivele de porţi. Ele sunt predefinite în limbajul Verilog. Putem lua câteva porţi, le iniţializăm în modul, le conectăm cu alte porţi cu fire şi ele devin o parte a modulului. (Secţiunea 2).
Mai departe (secţiunea 3) vom face o introducere în concepţiile de definire a primitivelor în cazul când primitivele standard sunt insuficiente pentru realizarea problemei.
Deseori putem avea nevoie să utilizăm componente mai complexe ca primitivele. Deci vom analiza (în secţiunea 4) cum să utilizăm aceste componente mai complexe, modulele. Utilizarea nu este mai complexă decât utilizarea primitivelor, atât timp cât respectăm câteva reguli simple.

Capitolul III

 Semnale.
3.1    Noţiuni generale.

Orice în electronică este legat de recepţia, transformarea şi transmiterea semnalelor. Fără dubii se poate spune că semnalele sunt cele mai importante lucruri în sistemele electronice. De aceia vom dedica acest capitol semnalelor şi utilizării lor în Verilog.
În secţiunea 2 vom da  o întroducere în semnale şi rolul lor în electronica digitală.
În secţiunea 3 vom descrie detaliat particularităţile semnalelor specifice în Verilog. Se întroduc două clase principale de semnale, fire (nets) şi registre, se dau noţiuni mai detailate numai asupra firelor. Registrele au o utilizare mai specială în specificaţiile comportamentale, de aceia ele vor fi descrise separat.
Deoarece un sistem este compus din două părţi, corp şi interfaţă, de asemenea sânt două tipuri de semnale: interne şi externe. Semnalele interne sunt prezentate în secţiunea 3.
Secţiunea 4 este dedicată semnalelor externe pe care le vom numi porturi. Ele sunt utilizate pentru specificarea interfeţelor sistemelor.

Capitolul II

2.    Un sistem şi reprezentarea lui în Verilog

2.1    Privire generală
Verilog a fost elaborat pentru descrierea circuitelor şi sistemelor digitale. De aceea vom începe cu o introducere în reprezentarea unui sistem.
Mai întâii în secţiunea 2 vom da nişte noţiuni generale a unui sistem. Verilog tratează un sistem ca o cutie neagră (black box) cu o interfaţă. De asemenea vom precăuta noţiunile de bază a reprezentării sistemelor, numite module Verilog.
În secţiunea următoare (secţiunea 3) vom precăuta structura modulelor Verilog, care include elemente şi statutul de bază pentru nume de module şi alte obiective Verilog. Aici vom învăţa cum putem documenta proiectul prin comentarii.
Şi în sfârşit în secţiunea 4) vom da enunţul diferitor metode de specificare black box. Sunt 3 tipuri principale de specificări a modulelor: 1) structural; 2) comportamental; 3) transfer de date. Aici vom da o privire generală a descrierii acestor specificaţii de sistem. O descriere mai detaliată va fi prezentată în următoarele capitole.

luni, 7 februarie 2011

Capitolul I

1.    Importanţa Verilog


1.1.     Noţiuni generale

Mai întâi de toate vom examina două metode tradiţionale de descriere: descrierea logică cu expresii booleene şi una mai universală – asistată de calculator prin schemo-tehnică.
Ambele metode sunt utilizate pe larg în prezent însă au câteva neajunsuri, aceste neajunsuri sînt soluţionate cu limbajele de descriere hardware la nivel înalt.
În ziua de azi o descrierea a unui circuit digital include sute şi chiar mii de porţi logice, de aceea proiectanţii au nevoie de metode mai avansate decât cele schemo-tehnice sau ecuaţii booleene. În prezent cele mai cunoscute în acest domeniu sunt instrumentele pentru descrierea la nivel înalt Verilog HDL şi VHDL. În acest curs ne vom focaliza mai mult pe limbajul Verilog HDL